ความแตกต่างระหว่างการออกแบบส่วนหน้าและการออกแบบส่วนท้ายของชิป

คำจำกัดความหลักของการออกแบบส่วนหน้าและการออกแบบส่วนท้าย

การออกแบบส่วนหน้า: มุ่งเน้นไปที่การใช้งานฟังก์ชั่นลอจิกในวงจร โดยพื้นฐานแล้วมันคือการออกแบบวงจร "บนกระดาษ" รวมถึงสิ่งที่ชิปจะ "ทำ" และ "วิธีการคำนวณ"

การออกแบบแบ็คเอนด์: โฟกัสอยู่ที่การใช้งานทางกายภาพนั่นคือวิธีการ "ลงจอด" วงจรที่กำหนดโดยส่วนหน้าและ "ทำ" มันบนเวเฟอร์ซิลิคอน

การเปรียบเทียบความเข้าใจ: กระบวนการสร้างบ้าน

การออกแบบส่วนหน้าเป็นเหมือนนักออกแบบพิมพ์เขียวของอาคารซึ่งรับผิดชอบในการกำหนดโครงสร้างเค้าโครงการทำงานวงจรเส้นทางประปา ฯลฯ ของบ้าน

การออกแบบด้านหลังเป็นเหมือนวิศวกรโยธาและการก่อสร้างที่รับผิดชอบในการเปลี่ยนพิมพ์เขียวให้กลายเป็นอาคารทางกายภาพและทำให้มั่นใจได้ว่าบ้านนั้นปลอดภัยสอดคล้องและใช้งานได้

การออกแบบส่วนหน้า: จาก "ฟังก์ชั่นนามธรรม" ถึง "โมเดลวงจร"

งานของการออกแบบส่วนหน้าคือการเปลี่ยนข้อกำหนดการทำงานที่เป็นนามธรรมให้เป็นวงจรตรรกะที่ชัดเจนและทำได้

เนื้อหาหลักประกอบด้วย:

การกำหนดข้อกำหนด: เข้าใจความต้องการของลูกค้าและข้อกำหนดของชิปแบบฟอร์ม

การออกแบบสถาปัตยกรรมและการแบ่งโมดูล: กำหนดบล็อกฟังก์ชั่นกำหนดกระแสข้อมูลและตรรกะการควบคุม

การเข้ารหัส HDL: Verilog/VHDL ใช้เพื่ออธิบายฟังก์ชันตรรกะและรหัส RTL แบบฟอร์ม

การจำลองฟังก์ชั่น: ยืนยันว่าการออกแบบตรงตามข้อกำหนดสำหรับการตรวจสอบระดับพฤติกรรม

การสังเคราะห์ตรรกะ: แปลง RTL เป็น NetLists ระดับประตูและสร้าง NetLists วงจรตามไลบรารีเซลล์มาตรฐาน

การตรวจสอบอย่างเป็นทางการและการวิเคราะห์เวลา: ตรวจสอบให้แน่ใจว่าไม่มีการเบี่ยงเบนการทำงานในกระบวนการสังเคราะห์และตรวจสอบความถูกต้องเชิงตรรกะและการบรรจบกันของเวลา

เป้าหมาย: เพื่อสร้าง netlist ที่เชื่อถือได้สังเคราะห์และตรวจสอบได้

0040-02544 ร่างกายส่วนบน, DPS Metal

การออกแบบ back-end: จาก "Circuit Model" ถึง "การใช้งานที่เป็นของแข็ง"

ภารกิจของการออกแบบแบ็คเอนด์คือการใช้เค้าโครงทางกายภาพของวงจรทางกายภาพตาม netlist ระดับประตูที่จัดทำโดย front-end

เนื้อหาหลักประกอบด้วย:

การออกแบบ DFT: แทรกโครงสร้างการทดสอบ (เช่นโซ่สแกน) เพื่อปรับปรุงความสามารถในการทดสอบ

การวางแผนเลย์เอาต์: จัดตำแหน่งของโมดูลและโครงร่างโครงสร้างของชิป

การรวมต้นไม้นาฬิกา (CTS): ปรับการกระจายสัญญาณนาฬิกาให้เหมาะสมเพื่อให้แน่ใจว่าซิงโครไนซ์

Place & Route (P&R): วางประตูลอจิกและสายไฟไว้บนชิปเพื่อสร้างเค้าโครง

การสกัดกาฝากและการจำลองเวลา: พิจารณาอิทธิพลของปัจจัยทางกายภาพที่มีต่อสัญญาณเช่นความล่าช้าความจุและ crosstalk

การตรวจสอบทางกายภาพ (LVS, DRC): ตรวจสอบความสอดคล้องของเค้าโครงวงจรด้วยตรรกะการออกแบบและตรวจสอบว่าเป็นไปตามกฎกระบวนการ

เป้าหมาย: สร้างไฟล์ GDSII ที่ผลิตได้ตามหน้าที่

การเชื่อมต่อส่วนหน้าและส่วนหลัง

แม้ว่าส่วนหน้าและส่วนหลังจะอยู่ในสองเฟส แต่ก็มีความสัมพันธ์อย่างใกล้ชิดและมีหลายทางแยก:

แม้ว่าส่วนหน้าและส่วนหลังจะอยู่ในสองเฟส แต่ก็มีความสัมพันธ์อย่างใกล้ชิดและมีหลายทางแยก:

โครงการ	คำอธิบาย
อินเทอร์เฟซข้อมูล	netlist ส่วนหน้าเป็นจุดเริ่มต้นสำหรับการออกแบบ back-end
ข้อ จำกัด ในการออกแบบ	ข้อ จำกัด ด้านเวลาที่กำหนดระหว่างการสังเคราะห์ส่วนหน้าส่งผลโดยตรงต่อตำแหน่งและการกำหนดเส้นทางส่วนหลัง
ตรวจสอบความสอดคล้องกัน	การจำลองหลังการทำด้วยแบบจำลองการทำงานของส่วนหน้าและข้อมูลกาฝากที่สกัดจากส่วนหลัง
ข้อเสนอแนะซ้ำ ๆ	หากแบ็กเอนด์พบการละเมิดเวลาหรือปัญหาความสมบูรณ์ของอำนาจคุณต้องตอบกลับไปยังส่วนหน้าเพื่อปรับสถาปัตยกรรมหรือนโยบายเวลา

สรุป: ความแตกต่างและการเหนี่ยวนำการเชื่อมต่อ

โครงการ	การออกแบบส่วนหน้า	การออกแบบแบ็คเอนด์
วัตถุ	การออกแบบฟังก์ชั่น	การใช้งานทางกายภาพ
ป้อนข้อมูล	ข้อมูลจำเพาะ	Netlists ระดับประตู
เอาท์พุท	ผู้ที่ชื่นชอบ	GDSII
ข้อกังวลทางเทคนิค	การออกแบบ RTL การจำลองการวิเคราะห์เวลา	สถานที่และเส้นทางความสมบูรณ์ของพลังงานการตรวจสอบทางกายภาพ
เครื่องมือ	Verilog/VHDL, emulators, เครื่องมือการสังเคราะห์	เครื่องมือ P&R, ต้นไม้นาฬิกา, ตัวตรวจสอบ LVS/DRC
ในทางกลับกัน	โครงสร้างเชิงตรรกะข้อ จำกัด	การใช้งานเอนทิตีการเพิ่มประสิทธิภาพความคิดเห็น