VLSI 2024 Chip Giants พูดถึงอะไร?
Jun 21, 2024
ฝากข้อความ
0200-20210
0200-09315
0200-00234
การประชุมเชิงปฏิบัติการ IEEE VLSI Technology and Circuits Symposium ประจำปี 2024 ซึ่งจัดแสดงความสำเร็จด้านการวิจัยและพัฒนาที่ล้ำสมัยที่เกี่ยวข้องกับเทคโนโลยีกระบวนการอุปกรณ์เซมิคอนดักเตอร์และเทคโนโลยีวงจรรวม เปิดงานเมื่อวันที่ 16 มิถุนายน 2024 (ตามเวลาท้องถิ่น) ที่ฮาวาย สหรัฐอเมริกา
432-แกน RISC-VFจุดชิงชังAเครื่องเร่งความเร็ว
มีการนำเสนอผลงานด้านเทคโนโลยีวงจรเป็นไฮไลท์จำนวน 11 รายการ เอกสารที่สนใจจะถูกเลือกตามหัวข้อต่างๆ เช่น โปรเซสเซอร์และหน่วยความจำ หัวข้อเริ่มต้นคือ "โปรเซสเซอร์และระบบบนชิป" "อุปกรณ์การเรียนรู้ของเครื่องและตัวเร่งความเร็ว" "เทคโนโลยีหน่วยความจำ" และ "วงจรดิจิทัล ความปลอดภัยของฮาร์ดแวร์ ความสมบูรณ์ของสัญญาณ และ IO"
ในด้านโปรเซสเซอร์ ETH Zurich, Stanford University และ University of Bologna ได้ร่วมกันพัฒนาตัวเร่งความเร็วเลขคณิตลอยตัวโดยใช้สถาปัตยกรรม RISC-V ประกอบด้วย 432 คอร์เป็นชิปเล็ตคู่ และโมดูล HBM2E สองโมดูลที่มีความจุ 16GB ติดตั้งอยู่บนบอร์ดเดียวกัน สำหรับการดำเนินการเทมเพลตและการดำเนินการพีชคณิตเชิงเส้นแบบกระจัดกระจาย ประสิทธิภาพจุดลอยตัวสูงสุด 28.1GFLOPS/W ต่อกำลัง
ในด้านการเรียนรู้ของเครื่อง สถาบันวิทยาศาสตร์และเทคโนโลยีขั้นสูงแห่งเกาหลี (KAIST) และ Samsung Electronics ได้ร่วมกันพัฒนาตัวเร่งการประมวลผลหน่วยความจำ () พร้อมด้วย DRAM ยูนิต 1T1C ในตัว เข้ากันได้กับโมเดลการเรียนรู้ของเครื่อง เช่น ResNet, BERT และ GPT-2 ประสิทธิภาพการประมวลผลต่อกำลังของหน่วยสูงถึง 28.1 TOPS/W สันนิษฐานว่าการปรับปรุง SQNR (อัตราส่วนปริมาณสัญญาณต่อเสียงรบกวน) และการปรับปรุงประสิทธิภาพการใช้พลังงานทำได้สำเร็จ กระบวนการผลิตคือ 28 นาโนเมตร DRAM ในตัว 27Mbit
ในแง่ของเทคโนโลยีหน่วยความจำ Arm ได้พัฒนามาโคร SRAM สำหรับการแคชข้อมูลหลัก ซึ่งทำงานที่ความถี่สูงถึง 7 GHz (หมายเลข 16-3) หน่วย SRAM เป็นระบบ 1R1RW พร้อมทรานซิสเตอร์ 8 ตัว กระบวนการผลิตคือ 3 นาโนเมตร และความหนาแน่นของการจัดเก็บข้อมูลคือ 11.2Mbit/mm² ในส่วนของวงจรดิจิทัล มหาวิทยาลัยแห่งชาติโซลและมหาวิทยาลัยโคลัมเบียได้ร่วมกันพัฒนาระบบการรู้จำคำพูดแบบ end-to-end 10-ที่ใช้พลังงานต่ำและมีความแม่นยำสูง ออกแบบมาเพื่อใช้ในการเปิด/ควบคุมอุปกรณ์เคลื่อนที่ด้วยคำสั่งเสียง การใช้พลังงานต่ำเพียง 5.6μW อัตราความแม่นยำในการจดจำคือ 92.7%
อาการชักPการแก้ไข SoC ด้วยUไม่ได้รับการดูแลLรายได้
หัวข้อถัดไปคือ "อุปกรณ์ชีวภาพทางการแพทย์/วงจร/ระบบ", "เซ็นเซอร์/อิมเมจ/IoT/MEMS/วงจรการแสดงผล" และ "ตัวแปลงข้อมูล"
ในสาขาชีววิทยาการแพทย์ UC Berkeley จะรายงานเกี่ยวกับการพัฒนา SoC สำหรับการทำนายและจำแนกอาการชัก การใช้ตัวแยกประเภทที่ใช้การเรียนรู้ตามลำดับแบบไม่มีผู้ดูแลเพื่อการทำนาย พื้นที่ของชิปซิลิคอนจะลดลงเหลือ 1 ใน 5 ของพื้นที่ของรุ่นดั้งเดิม และการใช้พลังงานลดลงเหลือ 1 ใน 3 ของพื้นที่ของรุ่นดั้งเดิม
สำหรับเซนเซอร์/เครื่องสร้างภาพ Canon ได้พัฒนาเซนเซอร์ภาพ SPAD (Single Photon Avalanche Diode) ความละเอียด 1 ล้านพิกเซล ซึ่งสามารถวัดระยะห่างได้แม้ในที่ที่มีแสงสว่างสูงถึง 50,000 ลักซ์ ด้วยการกำหนดค่าเครือข่ายที่ส่งและรับข้อมูลการปล่อยก๊าซจากพิกเซลข้างเคียงโดยรอบ ทำให้สามารถวัดระยะทางในสภาพแวดล้อมที่มีแสงจ้าได้
ในแง่ของการแปลงข้อมูล ผลลัพธ์ของ University of Southern California และ MediaTek ร่วมกันพัฒนาวงจรการแปลงแอนะล็อกเป็นดิจิทัล (ADC) โดเมนเวลาความเร็วสูง 16 Gsample/s และความละเอียดสูง 10- บิต ได้รับเลือกให้เป็นกระดาษ มีวงจรการแปลงเวลาเป็นดิจิทัล (TDC) ประมาณไปป์ไลน์ทีละขั้นตอน พร้อมการแก้ไขการเปลี่ยนแปลงการหน่วงเวลาและการแก้ไขพื้นหลังออฟเซ็ตการหน่วงเวลา กระบวนการผลิตคือกระบวนการ CMOS ขนาด 4 นาโนเมตร
วงจรส่ง/รับไร้สาย CMOS ในแถบความถี่ 110-170GHz ที่ใช้สำหรับเทอร์มินัลการสื่อสารเคลื่อนที่ 6G
หัวข้อสุดท้ายคือ "วงจรอนาล็อกและสัญญาณผสม" "เครื่องรับส่งสัญญาณแบบมีสายและไฟเบอร์ออปติก/การเชื่อมต่อระหว่างกันด้วยไฟเบอร์" และ "อุปกรณ์ วงจรและระบบไร้สายและ RF"
ในด้านอะนาล็อก Samsung Electronics ได้พัฒนาเครื่องขยายเสียง Class D สำหรับอุปกรณ์เคลื่อนที่ที่มีค่า THD+N (ความเพี้ยนฮาร์มอนิกรวมบวกเสียงรบกวน) ที่ 0.00086% และ PSRR (อัตราส่วนการปฏิเสธแรงดันไฟฟ้าของแหล่งจ่าย) ที่ 118 dB . เอาต์พุตสูงสุดคือ 5.8W และมีประสิทธิภาพสูงสุดคือ 93.2% (โหลด 8Ω)
ในแง่ของการเชื่อมต่อ TSMC ได้พัฒนาการเชื่อมโยงการสื่อสารความเร็วสูงพิเศษระหว่างชิปซิลิคอนแบบเรียงซ้อนสามมิติ ชิปประมวลผลที่ใช้เทคโนโลยี 5 นาโนเมตร FinFET และชิป SRAM ที่ใช้เทคโนโลยี 6 นาโนเมตรจะถูกซ้อนกันเพื่อสร้างลิงก์การสื่อสาร 16Gbit/s ต่อช่องสัญญาณโดยใช้วิธี PAM-4 ที่ระยะพิทช์ 9μm จำนวนลิงค์ส่งและรับคือ 80 เลน ความเร็วในการสื่อสารต่อหน่วยพื้นที่ (1 ตารางมิลลิเมตร) สูงถึง 17.9 Tbit/s
งานวิจัยของ Intel เกี่ยวกับวงจรตัวรับออปติคอล 4-channel ที่ 50 Gbit/s ต่อช่อง (สัญญาณ NRZ) ก็ได้รับเลือกให้เป็นรายงานที่น่าสนใจเช่นกัน ตัวเชื่อมต่อไฟเบอร์ออปติกแบบถอดได้ โฟโตไดโอด ไอซีเครื่องขยายสัญญาณทรานส์อิมพีแดนซ์ (TIA) และไอซีพาธข้อมูลรับ ล้วนรวมอยู่ในแพ็คเกจเดียวกัน
สถาบันเทคโนโลยีแห่งโตเกียวได้พัฒนาวงจรส่งสัญญาณ/รับสัญญาณไร้สาย CMOS แบนด์ D (แบนด์ 110 GHz ถึง 170 GHz) สำหรับเทอร์มินัลการสื่อสารเคลื่อนที่รุ่นถัดไป (6G) การสื่อสาร MIMO (Multiple-Input Multiple-Output) แบบ 4-ช่องสัญญาณ x 4-เสาอากาศ ได้รับการกำหนดค่าด้วยวงจรส่งสัญญาณ/รับสัญญาณที่ความเร็ว 200 กิกะบิตต่อวินาทีต่อเลน ทำให้ได้ความเร็วการสื่อสารโดยรวมที่ 640 กิกะบิตต่อวินาที
Intel 3 Process, แพ็คเกจ 2.5D ปรับปรุง Foveros และเปิดตัวอื่นๆ อีกมากมาย
ในด้านอุปกรณ์/เทคโนโลยีกระบวนการ 5 โปรเจ็กต์มาจาก "อุปกรณ์/เทคโนโลยีกระบวนการรุ่นใหม่ล่าสุดและถัดไปสำหรับตรรกะ CMOS" 4 โปรเจ็กต์มาจาก "เทคโนโลยีหน่วยความจำรุ่นต่อไป" และ 1 โปรเจ็กต์มาจาก "ออลออกไซด์ วัสดุ" เทคโนโลยีทรานซิสเตอร์ และเอกสารทั้งหมด 11 ฉบับได้รับเลือกให้เป็นเอกสารสำคัญ โดยหนึ่งในนั้นมาจาก "การประเมินประสิทธิภาพของ PPA รุ่นอังสตรอมที่มีผลกระทบทางความร้อนในการพิจารณา"
"อุปกรณ์/เทคโนโลยีกระบวนการยุคหน้าล่าสุดสำหรับ CMOS Logic" ประกอบด้วยภาพรวมทางเทคนิคของกระบวนการผลิตจำนวนมากที่ล้ำสมัยของ Intel "Intel 3" และเทคโนโลยีการบรรจุหีบห่อ 2.5-มิติ (2.5D) ของ Intel "Foveros" ผลการพัฒนาการสร้างตัวเก็บประจุ MIM ความหนาแน่นสูงได้รับการคัดเลือกเป็นเอกสาร
นอกจากนี้ Samsung Electronics (ต่อไปนี้จะเรียกว่า Samsung) ยังมีเทคโนโลยี 3D Stacked Transistor (CFET) พร้อมหน้าสัมผัสด้านหลังโดยตรงและหน้าสัมผัสประตูด้านหลังที่ปรับแนวได้เอง และเทคโนโลยีแหล่งจ่ายไฟด้านหลังแบบนาโนชีต FET ขนาด 2 นาโนเมตรของ IBM Research (ซึ่งได้รับการเลือกสำหรับ เทคโนโลยีการย่อขนาดของทรานซิสเตอร์ช่องสัญญาณทรานซิชันโลหะไดซัลไฟด์ (MoS2) สองมิติที่พัฒนาโดย TSMC และทีมวิจัยร่วมอื่นๆ และ TSMC
การแยกช่องว่างอากาศบรรทัดคำรองรับการขยายแฟลช 3D NAND
ถัดมา ในบรรดาเทคโนโลยีหน่วยความจำรุ่นถัดไป เทคโนโลยีการทำให้เซลล์บางลงของแฟลช NAND 3D ของ Micron Technology (ต่อไปนี้จะเรียกว่าของ Micron) และเทคโนโลยีทรานซิสเตอร์ละเอียดของ Micron สำหรับ DRAM ที่ไม่ระเหยแบบเฟอร์โรอิเล็กทริก เทคโนโลยีหน่วยความจำ Selector-Only (SOM) ของ SK Hynix และเทคโนโลยี SRAM ที่ไม่ระเหยแบบเฟอร์โรอิเล็กทริกของกลุ่มวิจัยร่วมซึ่งรวมถึง Sony Semiconductor Solutions ได้รับการคัดเลือกให้เป็นบทความที่น่าสนใจ
ตามรายงาน เทคโนโลยีการทำให้ผอมบางของเซลล์แฟลช 3D NAND ที่พัฒนาโดย Micron Technology ทำให้เกิดช่องว่างอากาศในฟิล์มฉนวนระหว่างชั้นระหว่างบรรทัดคำที่ซ้อนกัน เพื่อลดความจุปรสิตของบรรทัดคำ และแยกพื้นที่ดักจับประจุสำหรับแต่ละเซลล์เพื่อยับยั้ง การรบกวนระหว่างเซลล์ที่อยู่ติดกัน
เทคโนโลยีไมโครทรานซิสเตอร์สำหรับ DRAM แบบไม่ลบเลือนเฟอร์โรอิเล็กทริกที่พัฒนาโดย Micron Technology เทคโนโลยีทรานซิสเตอร์ฟิล์มบางแบบประตูคู่ช่วยให้ทรานซิสเตอร์แบบเลือกเซลล์ขนาดเล็กที่มีขนาด 4F2 (F2 คือรูปสี่เหลี่ยมจัตุรัสของกฎการออกแบบ)
SK hynix พัฒนาเทคโนโลยี Selector Memory Only (SOM) และสร้างอาเรย์ของเซลล์หน่วยความจำด้วยครึ่งพิทช์ 16 นาโนเมตรที่จุดตัดของเซลล์หน่วยความจำ ซึ่งเพียงพอสำหรับ SOM
เทคโนโลยี SRAM แบบไม่ลบเลือนของเฟอร์โรอิเล็กทริก ซึ่งพัฒนาโดยกลุ่มวิจัยร่วมซึ่งรวมถึง Sony Semiconductor Solutions ได้สร้างต้นแบบมาโคร SRAM แบบไม่ลบเลือนขนาด 16Kbit โดยใช้ระบบเซลล์ 1T1C พร้อมทรานซิสเตอร์แบบเจาะจงเซลล์และตัวเก็บประจุเฟอร์โรอิเล็กทริกที่ใช้ HZO ผลผลิตการผลิต 100% ทำได้โดยใช้เทคโนโลยี 130 นาโนเมตร
เทคโนโลยี SRAM แบบไม่ลบเลือนของเฟอร์โรอิเล็กทริก ซึ่งพัฒนาโดยกลุ่มวิจัยร่วมซึ่งรวมถึง Sony Semiconductor Solutions ได้สร้างต้นแบบมาโคร SRAM แบบไม่ลบเลือนขนาด 16Kbit โดยใช้ระบบเซลล์ 1T1C พร้อมทรานซิสเตอร์แบบเจาะจงเซลล์และตัวเก็บประจุเฟอร์โรอิเล็กทริกที่ใช้ HZO ผลผลิตการผลิต 100% ทำได้โดยใช้เทคโนโลยี 130 นาโนเมตร
ในหมวดหมู่ "เทคโนโลยีทรานซิสเตอร์สำหรับวัสดุออกไซด์ทั้งหมด" เทคโนโลยีการบูรณาการแนวตั้ง 3 มิติของวัสดุอินเดียมออกไซด์ (In2O3) โดยทีมวิจัยร่วมของมหาวิทยาลัย Purdue และ Samsung ได้รับเลือกให้เป็นรายงานที่น่าสังเกต ทรานซิสเตอร์แนวตั้งประกอบด้วยช่องฟิล์มบางที่ทำจากอินเดียมออกไซด์และอิเล็กโทรดเกตแบบฟิล์มหนา ภาพยนตร์เรื่องนี้ถูกสร้างขึ้นโดยใช้เทคโนโลยีการสะสมชั้นอะตอม (ALD)
ใน "การประเมินประสิทธิภาพของประสิทธิภาพของ PPA ของการสร้างอังสตรอมโดยพิจารณาถึงผลกระทบทางความร้อน" มีการเลือกเอกสารฉบับหนึ่ง PPA ของ FET แบบนาโนลิทิกรุ่น 10 รุ่น A (รุ่น 1 นาโนเมตร) และ FET แบบเสริมโมโนลิทิก (CFET) รุ่น 5A (รุ่น 0.5 นาโนเมตร) ได้รับการประเมิน
ส่งคำถาม