จะเข้าใจการประเมินผลแบบพื้นในการออกแบบแพ็คเกจชิปได้อย่างไร?

องค์ประกอบหลักของการประเมินพื้นรวมถึง:

เค้าโครงโมดูลการทำงาน: กำหนดตำแหน่งสัมพัทธ์ของแต่ละหน่วยการทำงาน (เช่น PMIC, SOC, RF ฯลฯ ) เพื่อให้แน่ใจว่าเส้นทางการส่งสัญญาณที่สั้นที่สุดและลดเวลาแฝงการเชื่อมต่อระหว่างกันและการใช้พลังงาน

I/O และการวางแผนพลังงาน: พินอินพุตและเอาต์พุตและเครือข่ายพลังงานเพื่อเพิ่มประสิทธิภาพความสมบูรณ์ของสัญญาณและความสมบูรณ์ของพลังงานสำหรับการส่งสัญญาณความเร็วสูงและความต้องการกระแสสูง

การจัดการความร้อน: ประเมินการกระจายแหล่งความร้อนภายในชิปและจัดเรียงอย่างมีเหตุผลเพื่อลดความต้านทานความร้อนหลีกเลี่ยงจุดร้อนและปรับปรุงประสิทธิภาพความร้อนและความน่าเชื่อถือของชิป
‍

กระบวนการผลิตการปรับตัว: พิจารณาข้อ จำกัด ของกระบวนการผลิตเช่นความกว้างของเส้นต่ำสุดและระยะห่างขั้นต่ำเพื่อให้แน่ใจว่ามีความเป็นไปได้ในการออกแบบและหลีกเลี่ยงข้อบกพร่องในการผลิตที่เกิดจากการออกแบบที่ไม่เหมาะสม
‍

ความเข้ากันได้ของแพ็คเกจ: ประเมินระดับการจับคู่ระหว่างเค้าโครงชิปและประเภทแพ็คเกจเพื่อให้แน่ใจว่าการออกแบบสามารถปรับให้เข้ากับโซลูชันบรรจุภัณฑ์ที่แตกต่างกันเช่น BGA, WLCSP ฯลฯ

ผ่านการประเมินผลและการเพิ่มประสิทธิภาพของแผนผังพื้นประสิทธิภาพของชิปสามารถปรับปรุงได้อย่างมีประสิทธิภาพการใช้พลังงานสามารถลดลงพื้นที่สามารถลดลงได้และสามารถปรับปรุงผลผลิตการผลิตได้ กระบวนการนี้ต้องการการรวมกันของปัจจัยไฟฟ้าความร้อนและเชิงกลซึ่งมักจะจำลองและตรวจสอบด้วยความช่วยเหลือของเครื่องมือ EDA ตัวอย่างเช่นในโครงการบรรจุภัณฑ์ขั้นสูงวิศวกรที่รับผิดชอบการออกแบบแพ็คเกจ 2.5D จำเป็นต้องประเมินแผนผังพื้นของชิปวางแผน I/O และเค้าโครงพลังงานของชิปและตรวจสอบให้แน่ใจว่าร่องรอย RDL นั้นราบรื่นเพื่อตอบสนองการส่งสัญญาณความเร็วสูงและข้อกำหนดปัจจุบันสูง ในขณะเดียวกันการจัดการความร้อนจะต้องได้รับการพิจารณาเพื่อหลีกเลี่ยงจุดร้อนและปรับปรุงประสิทธิภาพความร้อนและความน่าเชื่อถือของชิป นอกจากนี้การออกแบบจำเป็นต้องปรับให้เข้ากับข้อ จำกัด ของกระบวนการผลิตเพื่อให้แน่ใจว่ามีความเป็นไปได้ในการออกแบบและหลีกเลี่ยงข้อบกพร่องในการผลิตที่เกิดจากการออกแบบที่ไม่เหมาะสม การประเมิน Floorplan เป็นส่วนสำคัญของการออกแบบแพ็คเกจวงจรรวมซึ่งส่งผลโดยตรงต่อประสิทธิภาพความน่าเชื่อถือและต้นทุนการผลิตของชิป ผ่านการประเมินทางวิทยาศาสตร์และการเพิ่มประสิทธิภาพผลที่เหมาะสมที่สุดของการออกแบบชิปสามารถทำได้